Kelajuan tinggi, teknologi integrasi cip 3D kuasa rendah
Kaedah penyusunan cip 3D baru yang dibangunkan di Jepun berjanji untuk merevolusikan AI dan pengkomputeran berprestasi tinggi dengan pemindahan data yang lebih cepat, penggunaan kuasa yang dikurangkan, dan integrasi padat.
Dalam lompatan yang ketara untuk teknologi semikonduktor, penyelidik dari Science Tokyo telah memperkenalkan pendekatan integrasi cip 3D maju yang bertujuan untuk menyampaikan jalur lebar memori yang tinggi dan penggunaan kuasa ultra-rendah untuk sistem pengkomputeran generasi akan datang.Kerja mereka baru -baru ini dipamerkan pada Persidangan Komponen dan Teknologi Elektronik IEEE 2025 (ECTC).
Secara tradisinya, reka bentuk sistem dalam pakej (SIP) menggunakan penempatan cip 2D melalui benjolan solder, yang menyekat pengurangan dan skala prestasi lanjut.Untuk menangani cabaran-cabaran ini, pasukan itu membangunkan rangka kerja integrasi cip canggih bernama BBCube, berdasarkan pendekatan penyusunan 2.5D/3D.Senibina ini mempunyai unit pemprosesan (XPU) yang disusun secara langsung di atas modul DRAM, membolehkan interkoneksi yang lebih pendek dan pemindahan data yang lebih cepat.
Untuk menjadikan seni bina ini berdaya maju, para penyelidik menangani tiga bidang kritikal.Pertama, mereka mencipta proses ikatan cip-on-Wafer (lembu) yang menggunakan teknologi inkjet dan pelekat terpilih.Ini membolehkan pemasangan yang tepat dan cepat lebih daripada 30,000 cip berukuran berbeza pada wafer wafel 300 mm dengan jurang cip-to-chip sebagai sempit sebagai 10 mikrometer dan masa ikatan di bawah 10 milisaat per cip.
Kedua, untuk menyokong tuntutan mekanikal dan terma wafer yang disusun ultra-tip, mereka merumuskan pelekat baru bernama DPAS300, yang dibina di atas struktur hibrid organik-organik.Bahan ini menawarkan kestabilan terma yang kuat dan boleh digunakan di kedua-dua proses ikatan cip-on-wafer dan wafer-on-wail.
Akhir sekali, untuk memastikan penghantaran kuasa yang stabil dan komunikasi berkelajuan tinggi dalam timbunan, pasukan melaksanakan lebuh raya pengedaran kuasa baru.Ini termasuk kapasitor tertanam di antara lapisan, vias melalui silikon, dan lapisan pengagihan semula untuk mengurangkan kehilangan tenaga dan menindas bunyi kuasa ke bawah 50 mV.
Dengan mengurangkan tenaga penghantaran data kepada hanya 5-20% sistem konvensional, teknologi integrasi 3D ini membuka pintu untuk perkakasan AI yang lebih cekap, sistem HPC, dan peranti kelebihan.Inovasi dari Science Tokyo dapat menandakan peralihan asas dalam bagaimana cip dibungkus dan dikuasakan dalam era pengkomputeran AI-didorong.
